Kỹ thuật hiệu chỉnh nền trên miền số cho sai lệch khuếch đại và sai lệch định thời trong TIADC
Từ khóa:
ADC ghép xen thời gian (TIADC), Sai lệch kênh, Sai lệch khuếch đại, Sai lệch định thời, Kỹ thuật hiệu chỉnh nền hoàn toàn số, Thuật toán bình phương cực tiểu đệ quy (RLS)Tóm tắt
Bài báo này trình bày kỹ thuật hiệu chỉnh nền trên miền số đề xuất cho sai lệch khuếch đại và sai lệch định thời trong ADC ghép xen thời gian (TIADC). Kỹ thuật đề xuất ước lượng sai lệch khuếch đại và sai lệch định thời bằng cách sử dụng bộ lọc vi phân thông dải và thuật toán bình phương cực tiểu đệ quy (RLS). Quá trình sửa lỗi được thực hiện bằng cách sử dụng ma trận Hadamard để khôi phục tín hiệu do các lỗi gây ra. Hiệu quả của kỹ thuật đề xuất được chứng minh thông qua kết quả mô phỏng trên TIADC 4 kênh 14bit. Kết quả mô phỏng cho thấy, hiệu năng của TIADC đã được cải thiện cả về tỉ số tín hiệu trên nhiễu và méo (SNDR) và dải động không chứa hài (SFDR). Bên cạnh đó, kỹ thuật đề xuất có thời gian hiệu chỉnh nhanh nên có thể cải thiện được tốc độ xử lý của phần cứng.
Tài liệu tham khảo
H. Le Duc et al, "All-digital calibration of timing skews for TIADCs using the polyphase decomposition," IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 63, no. 1, pp. 99103, 2015.
I. Melamed and S. Toledo, "A robust, selective, and flexible RF front-end for wideband sampling receivers," ICT Express, vol. 3, no. 2, pp. 96-100, 2017.
W. C. Black and D. A. Hodges, "Time interleaved converter arrays," IEEE Journal of Solid-state circuits, vol. 15, no. 6, pp. 1022-1029, 1980.
C. Vogel, "The impact of combined channel mismatch effects in time-interleaved ADCs," IEEE transactions on instrumentation and measurement, vol. 54, no. 1, pp. 415-427, 2005.
N. Kurosawa et al, "Explicit analysis of channel mismatch effects in time-interleaved ADC systems," IEEE Transactions on Circuits and Systems I: Fundamental Theory and Applications, vol. 48, no. 3, pp. 261-271, 2001.
T. Van-Thanh et al, "All-Digital Background Calibration Technique for Offset, Gain and Timing Mismatches in Time-Interleaved ADCs," EAI Endorsed Trans. on Industrial Net. and Intelligent Sys., vol. 6, no. 21, 2019.
S. Liu et al, "Adaptive semiblind background calibration of timing mismatches in a two-channel timeinterleaved analog-to-digital converter," Analog Integrated Circuits and Signal Processing, vol. 90, no. 1, pp. 1-7, 2017.
H. Chen et al, "All-digital background calibration technique for timing mismatch of time-interleaved ADCs," Integration, vol. 57, pp. 45-51, 2017.
H.-W. Kang et al, "A sign-equality-based background timing-mismatch calibration algorithm for time-interleaved ADCs," IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 63, no. 6, pp. 518-522, 2016.
S. Saleem and C. Vogel, "On blind identification of gain and timing mismatches in time-interleaved analog-to-digital converters," in 33rd Inter. Conf. on Telecom. and Signal Processing, Baden (Austria), pp. 151-155, 2010.
C. Vogel et al, "Adaptive blind compensation of gain and timing mismatches in M-channel timeinterleaved ADCs," in 2008 15th IEEE International Conference on Electronics, Circuits and Systems, pp. 49-52, 2008.
J. Matsuno et al, "All-digital background calibration technique for time-interleaved ADC using pseudo aliasing signal," IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 60, no. 5, pp. 1113-1121, 2013.
L. Guo, S. Tian, and Z. Wang, "Estimation and correction of gain mismatch and timing error in timeinterleaved ADCs based on DFT," Metrology and Measurement Systems, vol. 21, no. 3, pp. 535-544, 2014.
J. Zhang, H. Zhang, B. Yang, and R. Zhang, "Joint background calibration of gain and timing mismatch errors with low hardware cost for time-interleaved ADCs," IET Circuits, Devices & Systems, vol. 13, no. 2, pp. 203-210, 2019.
