Đề xuất thuật toán dừng sớm cho hiện thực FPGA của bộ giải mã Min-Sum dành cho mã NB-LDPC
10 lượt xemDOI:
https://doi.org/10.54939/1859-1043.j.mst.112.2026.47-55Từ khóa:
NB-LDPC; Min-Sum; Thuật toán dừng sớm; FPGA; SystemVerilog; Thông lượng; Độ trễ.Tóm tắt
Bài báo đề xuất thuật toán dừng sớm áp dụng cho thiết kế bộ giải mã Min-Sum của mã NB-LDPC (32,16) trên FPGA. Bộ giải mã được hiện thực bằng SystemVerilog cho mã NB-LDPC trên GF(16) và được đánh giá trên kênh AWGN với các tham số gồm tỷ lệ lỗi bit (BER), tỷ lệ lỗi khung (FER), số vòng lặp trung bình và độ trễ giải mã. Thuật toán dừng sớm được tích hợp vào khối điều khiển vòng lặp để kết thúc quá trình giải mã ngay khi hội tụ, nhờ đó giảm số vòng lặp trung bình từ 18 xuống 7.44 tại Eb/N0 = 6 dB. Kết quả hiện thực cho thấy độ trễ giải mã trung bình giảm còn 134.4 ns, tương ứng BER ≈ 5.31 × 10−3 và FER = 0.12, phù hợp với mô phỏng tham chiếu MATLAB. Các kết quả này cho thấy việc hiện thực thuật toán mã hóa/giải mã NB-LDPC trên FPGA, kết hợp với cơ chế dừng sớm phù hợp, có thể rút ngắn đáng kể thời gian xử lý phần cứng, qua đó hỗ trợ các ứng dụng truyền thông thời gian thực.
Tài liệu tham khảo
[1]. R. G. Gallager. “Low-density parity-check codes”. IRE Transactions on Information Theory, vol. 8, no. 1, pp. 21-28, (1962).
[2]. N. R. M. Achiri, H. Liu, and C. Schlegel. “Parallel CN-VN processing for NB-LDPC decoders”. 2021 IEEE Workshop on Signal Processing Systems (SiPS), pp. 88-93, (2021).
[3]. L. Y. T. Van, N. N. Cuong, H. T. Anh, M. C. Tuyen, and C. T. Dinh. “A 5G-code based iterative Non-Binary LDPC decoder”. 2021 28th IEEE International Conference on Electronics, Circuits, and Systems (ICECS), pp. 1-6, (2021).
[4]. H. Zhu, X. Hu, Z. Cao, and X. Liu. “High-throughput non-binary LDPC decoder with simplified check-node processing over GF(2m)”. IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 69, no. 4, pp. 1952-1956, (2022).
[5]. S. Momin, P. A. Beerel, and M. M. Najm. “HF-LDPC: HLS-friendly QC-LDPC FPGA Decoder with High Throughput and Flexibility”. 2023 IEEE 41st International Conference on Computer Design (ICCD), pp. 566-573, (2023).
[6]. T. X. Pham, T. T. Nguyen, and H. Lee. “Hamming-Distance Trellis Min-Max-Based Architecture for Non-Binary LDPC Decoder”. IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 70, no. 7, pp. 2390-2394, (2023).
[7]. Y.-M. Kuo, M. F. Flanagan, F. Garcia-Herrero, O. Ruano, and J. A. Maestro. “Integration of a Real-Time CCSDS 410.0-B-32 Error-Correction Decoder on FPGA-Based RISC-V SoCs Using RISC-V Vector Extension”. IEEE Transactions on Aerospace and Electronic Systems, pp. 1-12, (2023).
[8]. N. Li and Y. Yang. “An FPGA-Based QC-LDPC Decoder Design”. 2024 9th International Conference on Intelligent Computing and Signal Processing (ICSP), pp. 1451-1455, (2024).
[9]. K. Wei, D. Garg, R. Nagai, T. Tomono, and H. Amano. “FPT-EMS: An FPGA Implementation Using NB-LDPC Code for Continuous-Variable Quantum Key Distribution”. Proc. 15th Int. Symp. Highly Efficient Accelerators and Reconfigurable Technologies, pp. 117-125, (2025).
[10]. H. Chreif, L. Zerioul, J. C. Perez-Garcia, S. Secci, and S. Taktak. “An FPGA-Based LDPC Decoder for Smart-NICs”. 2025 13th Wireless Days Conference (WD), pp. 1-9, (2025).
